雜訊低、穩定的電源已儼然成為一種趨勢，相對的如何避免電源震盪便日趨重要，即便架構較為簡單之線性穩壓器LDO也會發生；在電子產品小型化的今日，能提供穩定的輸出電壓及擁有低電壓差（Dropout）電壓特性之LDO，更顯重要。
(圖一)(a)所示為線性穩壓器之基本架構，其中包含了輸出元件、誤差放大器、參考電壓源及分壓回授電阻；而(圖一)(b)所示為線性穩壓器之小訊號等效電路，輸出元件PMOS等效成小訊號模式，和誤差放大器所產生的寄生電阻Rpar、電容Cpar，加上輸出電容本身之等效電阻RESR及旁路電容Cb。
然而線性穩壓器LDO如何發生震盪？
LDO的輸出電壓不只會隨所加負載的電流改變，外加的輸出穩壓電容及其等效串聯電阻值（Equivalent Series Resistance，ESR）亦會有所影響，輸出電壓的變化量可由下列關係式
：輸出電壓變化量
：ESR值所產生的電壓變化量,其值正比於ESR值
：負載瞬間變化穩壓器所須之反應時間
由上式可知，及正比於，當瞬間電流越大，或穩壓器的反應時間越長，輸出電壓的變化量就將越大，而增加輸出電容值可有效的降低輸出電壓的震盪幅度。在本文中，將探討ESR值對LDO的影響及其適當之範圍。
頻率響應分析
由(圖一)(a)之小訊號等效電路，其輸出阻抗Zo可表示成
由上式可知，出現一零點及兩極點，分別為
而另一極點則取決於Rpar和Cpar
(圖二)所示為LDO之頻率響應圖，實線部分為典型有外加補償的頻率響應圖，而虛線則無補償；負載的電流量將決定極點Po的位置，當電流量越大，Po相對產生在較高頻的位置。無任何補償（只有兩個極點）的線性穩壓器其輸出極易震盪而使迴路無法穩定，因其單位增益頻率（Unit Gain Frequency，UGF）落在相位-180度，也就是相位邊界（Phase Margin）為0度，而無足夠的相位邊界，如(圖二)之虛線所示；為使LDO輸出跳動幅度減小，增加零點ZESR可提高相位邊界使其大於0度，如(圖二)之實線所示。
ESR對LDO之影響
足夠的Phase Margin是LDO穩定的必要條件，所以其輸出穩壓電容是必須的，以產生零點ZESR；輸出電容之等效電阻ESR須設置在UGF點之前，使其UGF點之Phase Margin可大於0度。然而，電容之ESR值須在適當的範圍內以決定系統的穩定性，否則即使增加零點，亦無法有效的減少相位偏移（增加相位邊界）；ESR值影響了零點ZESR及極點Pb的位置，當ESR值改變，ZESR、Pb的變化直接影響系統是否穩定。當ESR值過大／過小，UGF點的Phase Margin將小於／等於0度，系統也隨之不穩定；若ESR值過大（ZESR過小），UGF將增加到大於極點Pb，而使Phase Margin不足；若ESR值過小（ZESR過大），在尚未到達零點ZESR前其增益已降至0dB，其相位邊界為0度，亦使LDO無法穩定。
應用實例
針對LDO之震盪首要考慮為其輸出電容之ESR值，小ESR值的電容或許有較好的動態響應，但在補償方面其效果便似乎不足；所以在選擇電容時應以ESR值作為考量以避免LDO輸出產生震盪。
以下將以AIC1117做範例，以AIC1117-33加載200mA，並使用不同之電容，量測其輸出電壓波形，(圖三)為使用10μF之陶瓷電容於輸入輸出端，(圖五)顯示輸出電壓產生不正常的漣波；而(圖四)使用10μF之電解電容，(圖六)則顯示輸出電壓非常穩定。此顯示電容的ESR值確實影響輸出結果。
結論
LDO本身並不會產生雜訊，除非其輸入端或輸出端受到外部漣波雜訊干擾，所以LDO的輸入輸出電容是絕對必要的，而輸出電容必須選擇在安全的ESR範圍裡，如(圖七)、(圖八)所示；若無足夠大電容的ESR，LDO將隨溫度上升而產生震盪；只要能符合ESR的需求，無論是陶瓷電容、鋁電解電容或鉭質電容均可適用，但在應用上較建議使用電解電容或鉭質電容，因為陶瓷電容的ESR值較小，且在溫度變化時其特性的變化量也相對提高。
〈參考資料
[1] Y.S. Hsu and G.C. Wu, "Linear regulator design", July 2001
[2] B.S. Lee, "Understanding the stable range of equivalent series resistor of an LDO regulator", Application Note, Texas Instruments, November 1999
[3] Hawk Chen, "A better approach of dealing with ripple noise of LDO", Application Note, Analog Integrations Corporation〉
（作者任職於沛亨半導體產品應用部）
