近十幾年來隨著半導體製程技術不斷地進步，單一積體電路內含的電晶體數目就如同指數般跳升增加，為了符合以消費者為導向的個人化、行動化以及便利性的需求，那些原本散佈在印刷電路板（PCB）上的元件也陸續被整合到一個晶片之中，使得崁入式核心（embedded core）與系統單晶片（system-on-a-chip；SoC）已漸漸成為超大型積體電路設計的潮流。一個高度整合的系統單晶片（SoC）也就應運而生。
可量測性電路設計需求
然而，在電路設計要求功能強大且又快又好的趨勢下，IC設計廠商也不得不對外取得矽電路設計智慧財產區塊（SIP；矽智產），對於如何驗證與修改外部取得的矽智產以符合自己公司需求亦為IC設計廠商的重點。相對於電路設計者而言，也必須在設計之初就考量如何驗證電路的正常功能，也因此可量測性設計（Design for Testability；DfT）的技術亦顯得日益重要。為滿足系統單晶片在消費性應用上低成本的需求，與增加設計測試複雜度的同時，又必須降低測試成本，IC自我測試技術也就應運而生。包括邊界掃描（Boundary Scan）、自動測試向量產生電路（ATPG）、錯誤模擬測試工具（Fault Simulation）及內建自我測試（Built-in Self Test；BIST），如(圖一)等解決方案。在眾多自我測試技術的方法中又以內建式自我測試（BIST）能同時滿足複雜度與低成本的要求。
早期自我測試技術受限於額外設計成本（Design Overhead）和測試結果錯誤涵蓋率（Fault Coverage）不足，使得其應用幾乎是乏人問津，而且傳統的IC內建式自我測試技術也僅用於數位邏輯電路測試。但由於進入深次微米後，VLSI設計逐漸複雜化的今天，一個系統單晶片已不再單純是數位邏輯電路所組成，而是還有其他為數不少的類比/混合訊號電路，不僅製造技術需要革新，設計技術亦有甚多難關需要突破，例如雜訊速度、功率消耗。因此，測試的困難度與複雜度也隨之提高。許多核心IP和模組的輸出入也不易直接從SoC的輸出入控制與測量，而且因為SoC之暫存器很多，測試的時間也隨之拉長，即使是用最新的完全掃描（Full Scan）技術，仍需要很長的測試灌入時間（Test Application Time），使其測試成本居高不下。
:此外，一般的測試機台（ATE）無法提供現階段SoC所需要的快速測試訊號與大量測試向量（Test Patterns）的儲存記憶空間，就算有，高速與高容量的測試機台也十分昂貴，而且又受限於IC上的可用引腳（Pin），所以，不可能找出一個IC中的所有錯誤。另外即時性測試（At-Speed Test）也是SoC測試的困難項目之一，如(表一)所示，更別說單獨針對類比/混合訊號電路如鎖相迴路（PLL）、類比/數位轉換器（ADC）和數位/類比轉換器（DAC）等核心SIP進行測試。因此，數位邏輯電路和類比/混合訊號電路之內建式自我測試技術又開始受到熱烈的討論。
可量測性電路設計要點
傳統數位積體電路的內建式自我測試電路，可以採用邊界掃描，如(圖二)，或者是由自動測試向量?生電路的向量來進行測試，如(圖三)。此種類型的測試方法，基本上會將所有待測元件都連接在一起，成?一個或多個掃描鏈。通常在待測元件中，會配置一個狀態機（state machine）?生及分析所需要的測試向量，以測試模式工作時，測試機台串列掃入測試向量資料（對每一個掃描鏈載入），加上一個或多個功能時鐘周期，然後掃出捕獲的回應資料。
掃描方法實質上是把任何一個順序設計變換成?組合設計。工程師把自動測試向量產生電路（ATPG）所產生的測試向量儲存在記憶體中。透過掃描輸入和輸出這些記憶元件的資料，?工程師提供了充分的可控性和可觀察性。但是缺點是通常得等到待測電路測試接近完成的時候，才能對待測電路（Circuitry Under Test；CUT）做出錯誤評量（fault grade）的動作，使得驗證效能下降。還有內建式自我測試電路中記憶體的大小也會直接影響到邊界掃描測試電路的可控性和可觀察性。
類比/混合訊號內建式自我測試電路挑戰
然而，類比/混合訊號電路的內建式自我測試電路的設計難度與複雜度更是遠高於數位邏輯電路之內建式自我測試電路。因為類比/混合訊號電路的訊號大多為電壓/電流等類比訊號，而且所要量測與驗證的項目也隨著電路的不同而有不同的需求，因此在類比/混合訊號電路的內建式自我測試電路的設計上，除了須考慮到數位積體電路內建式量測電路之設計技術，還需要考慮到在系統層級與電路層級，分別提供SoC內建式量測電路之設計技術，另外還必須提供SoC中類比/混合訊號電路測量所需要的內建式訊號源設計，用以產出高精確度的類比訊號，以降低雜訊的干擾，再將此訊號源電路應用於SoC之類比測試技術。可先做量測電路之自我測試，然後再做其他待測電路之高解析度的類比量測，用以降低測量的誤差與雜訊的干擾。
更重要的是，此一內建式自我測試電路不能影響原設計之解析度和效能，如此，才是一個優良的類比/混合電路的內建式自我測試電路的設計。如此複雜的設計也勢必會對晶片面積與效能帶來衝擊。有時候配置內建自我測試電路所需要的電路或邏輯閘數目，甚至會超過待測電路本身的大小。這也是類比/混合訊號電路的內建式自我測試電路技術遠遠落後於數位積體電路的內建式自我測試電路的主要原因。
內建自我測試（BIST）的技術之所以為大家所重視，其最大優點就在於測試向量（Test pattern）之產生及測試結果之驗證大部分均在chip內部進行，因此測試設備的成本可大幅降低，而且由內部進行測試時，可同時檢驗數位電路中的multiple bits或類比/混合電路中的訊號或設計參數，不受輸出與輸入引腳（I/O pin）數目之限制，故測試的時間不見得會隨著bit數增多而呈線性增加，增加核心SIP和模組電路之可驗證性和可測試性，大幅降低驗證和測試成本，有效解決SoC中類比/混合訊號電路、核心SIP和模組電路測試之困難。對未來日益複雜的系統單晶片而言，內建自我測試電路（BIST）實為量測之一大利器。
結語
目前已有多家EDA和SIP廠商開始研究並提供類比/混合訊號電路之內建式自我測試電路之設計自動化技術或矽電路設計智慧財產區塊，雖然在「設計額外成本」、「障礙涵蓋率」與「技術成熟度」還遠不及數位邏輯電路之內建式自我測試電路，但是比起過去已有顯著的進步，但仍有相當大的改善的空間，或許其研發成本或對外取得相關矽智產所需的價格也是令許多IC設計公司裹足不前的原因之一。但隨著崁入式核心（embedded core）與系統單晶片的蓬勃發展，此一技術也許會有被廣泛應用的一天。
|
|
|||||||||
 |
||||||||||
|
|
|||||||||
 |
||||||||||
