Altera昨（20）日宣佈，發表新一代28-nm Stratix V FPGA，該款具有1.6 Tbps序列交換能力，採用各種創新技術和尖端的28-nm製程技術，降低了寬頻應用的成本和功率消耗；並採用台積電（TSMC）28-nm高性能（HP）製程技術進行製造，提供110萬個邏輯單元（LE）、53-Mbits嵌入式記憶體、3,680個18x18乘法器，以及最高速率28 Gbps的整合式收發器。
該元件還採用了專用硬式核心矽智財（IP），提高了系統整合度和性能，且沒有成本和功率消耗代價。該系列包括四種型號產品，滿足了無線／固網通訊、廣播、電腦和儲存、測試和醫療市場的多種應用需求。
Stratix V GX和Stratix V GS FPGA含有66個高性能、低功率消耗12.5 Gbps收發器。Stratix V FPGA支援多種3G、6G和10G通訊協定以及電氣標準，並滿足相容性要求，例如，10G/40G/100G、Interlaken和PCI Express（PCIe）Gen 3、Gen2、Gen 1。該元件還支援與10G背板（10GBASE-KR）和光模組的直接鏈結。Stratix V GT FPGA的28-Gbps收發器設計用於滿足CEI-28G規範。28-Gbps收發器每通道功率消耗只有200 mW，大幅度降低了系統單位頻寬功率消耗。
除了收發器頻寬，Stratix V FPGA還包括一個7 x 72位元的1,600-Mbps DDR3記憶體介面，以及所有I/O上的1.6 Gbps LVDS通道。Altera表示，Stratix V FPGA在所有FPGA中實現了整合度最高的硬式核心IP，提高了元件性能，且沒有功率消耗或者成本代價。元件增強功能包括PCIe Gen3/Gen2/Gen1、40G/100G乙太網路、CPRI/OBSAI、Interlaken、Serial RapidIO（SRIO）2.0和10 Gigabit乙太網路（GbE）10GBASE-R。增強了讀／寫通路的記憶體介面包括DDR3、RLDRAM II和QDR II+。
