封裝與晶粒介面技術雙管齊下 小晶片發展加速 (2021.05.03)
未來晶片市場逐漸開始擁抱小晶片的設計思維，透過廣納目前供應鏈成熟且靈活的先進製程技術，刺激多方廠商展開更多合作，進一步加速從設計、製造、測試到上市的流程...…
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3D封裝成顯學 台積電與英特爾各領風騷 (2019.07.04)
除了提升運算效能，如何在有限的晶片體積內，實現更多的功能，是目前晶片製造商極欲突破的瓶頸。如今，這個挑戰已有了答案，由台積電與英特爾所主導的3D封裝技術即將量產，為異質整合帶來新的進展。…
What is TSMC’s SoIC? (2018.10.23)
TAIPEI, Taiwan - Recently, Taiwan Semiconductor Manufacturing Company Limited (TSMC) has mentioned a new technology mult…
鎖定物聯網應用 格羅方德推22FDX低功耗平台 (2016.11.02)
物聯網（IoT）商機無限。針對物聯網低功耗晶片需求，國外晶圓代工大廠GlobalFoundries（格羅方德）推出了22FDX平台，其性能表現與FinFET（鰭式場效電晶體）類似，成本與28nm（奈米）接近，且擁有超低耗電，以及超低漏電等優…
Mentor Graphics獲得TSMC 10nm FinFET 製程技術認證 (2015.09.21)
Mentor Graphics（明導）公司宣佈，Calibre nmPlatform已通過TSMC 10nm FinFET V0.9製程認證。此外，Mentor Analog FastSPICE電路驗證平臺已完成了電路級和元件級認證，Oly…
Synopsys' Modeling of 10nm Parasitic Variation Effects Ratified by Open-Source Standards Board (2015.04.22)
Synopsys, Inc. today announced new extensions to its open-source Interconnect Technology Format (ITF) which enable model…
台積電認證Mentor Graphics軟體可應用於其10nm FinFET技術早期設計開發 (2015.04.20)
Mentor Graphics（明導）宣佈：台積電（TSMC）和Mentor Graphics已經達到在 10nm EDA認證合作的第一個里程碑。 Calibre實體驗證和可製造性設計（DFM）平臺以及 Analog FastSPICE（A…
Cadence數位與客製/類比工具通過台積電10nm FinFET製程認證 (2015.04.13)
益華電腦（Cadence）的數位與客製/類比工具軟體已通過TSMC台積公司最新10奈米FinFET製程技術的設計參考手冊（Design Rule Manual, DRM）與SPICE模型認證。 Cadence客製/類比和數位設計實現與sig…
Cadence新款Innovus設計實現系統具有週轉高時效 (2015.03.12)
益華電腦（Cadence）發表Cadence Innovus設計實現系統，這是新一代的實體設計實現解決方案，讓系統晶片（system-on-chip；SoC）開發人員能夠提供具備功耗、效能與面積（PPA）的設計，同時加速上市前置時間。Inn…
Cadence數位與客製／類比工具通過台積公司16FF+製程認證 (2014.10.07)
益華電腦（Cadence）宣佈其數位和客製／類比分析工具已通過台積公司（TSMC）的16FF+（FinFET Plus）製程的V0.9設計參考手冊（Design Rule Manual；DRM）與SPICE認證，相較於原16nm FinFE…
CIC：協助縮短產學技術落差 (2013.12.09)
提供EDA軟體、製程下線、教育訓練， 以及價值創造平台四項服務， 讓學界透過晶片中心進一步縮短產學之間的技術落差。…
Cadence：與合作夥伴之間的「信任度」得來不易 (2013.06.19)
沒有任何公司可以獨自實現16/14nm FinFET設計， 必須仰賴協作式的生態系統，由EDA商、IP商、晶圓廠商， 一起迎向FinFET設計與製造挑戰。…