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搜尋「功能驗證」,共 146

順應全球智慧製造與服務型機器人發展趨勢,並加速台灣機器人技術由研發邁向實際場域應用,由電電公會號召產業鏈夥伴,與金屬中心、工研院共同辦理的首屆台灣機器人競賽,已正式開放報名。並於近日假台北福華國際文教會館舉行首場競賽說明會,吸引機器人、人工

當AI潮流席捲全球,並衍生出實體、物理physical AI機器人之後,經濟部產業技術司也於今(8)日率先發表「四足機器人國產研發平台」,共串聯所羅門、仁寶、英業達、創博、來達科技、東元電機等產業夥伴,完成兩款國產原型機,現場同步展示多元應

新思科技與Arm針對Arm AGI CPU的開發展開合作,並將提供橫跨其全端(full-stack)設計產品組合的各種解決方案,其中包括電子設計自動化(EDA)、介面IP與硬體輔助驗證(HAV)。 Arm與新思科技密切合作,為在Arm Ne

迎接AI的下一步將化虛為實,達梭系統(Dassault Systemes)於2月1~4日在美國德州休士頓舉行的年度盛會3DEXPERIENCE World 2026,匯聚全球數千名SOLIDWORKS和3DEXPERIENCE平台用戶,共同

隨著AI、5G/6G、高效能運算與自駕車等應用持續推進,先進封裝將成為半導體技術突破與產業生態演化的核心引擎。整個產業不再只是追逐「更小的製程節點」,而是進入「系統級最佳化」的新時代。

順應近年來國營企業率先將人工智慧(AI)與創新科技結合,廣泛應用於產、銷、儲及安環等各領域,不僅提升營運效能,更打造出符合永續發展趨勢與市場競爭需求的智慧工場示範。台灣中油公司也藉此積極推動數位轉型。 為了積極推廣相關AI技術至各單位,台灣

RedCap也稱為NR-Light。其主要目標是精簡化5G NR性能。 RedCap的競爭技術來自其他無線通信技術和低功耗寬域網路。 透過其獨特優勢,RedCap已經在物聯網市場中找到自己的位置。

為協助台廠加速累積低軌衛星終端追蹤星系實戰能力,經濟部產業發展署日前假高雄亞灣嘉信22號碼頭,邀集中央大學、船舶暨海洋產業研發中心,共同見證台灣首個低軌衛星終端追星技術海域外場驗證環境,除了可協助產業驗證多軌道衛星(Multi-orbit)

為了大量減輕系統開發與應用開發的難度,並顯著加快上市時程,使得OEM可以專注於自身的應用程序開發。德商康佳特推出全新 aReady.COM 產品家族,為其創新aReady. 策略的第一個關鍵階段。aReady.COM 透過從模組到雲端的高性

在各產業邁向數位轉型之際,「國家資通安全發展方案」中也明確要求政府單位屬於資通安全責任等級A級公務機關最需要優先導入零信任,並預計在三年內分階段逐年導入其3大核心機制:身分鑑別、設備鑑別,以及信任推斷。為中央政府第一級機關、資通安全法分類的

金屬中心於高雄路竹科學園區舉辦「醫療器材CDMO表面處理技術」聯盟成立大會,由金屬中心鏈結椎間植入物醫材廠寶億生技、傑奎科技;微創手術醫材廠科脈生技;骨科醫材廠鴻君科技;齒科醫材廠台灣植體科技、皇亮生醫科技;表面處理廠德創奈米科技等產研各界

USB4.0與Thunderbolt4都走向諸多功能整合到一條線的應用領域,USB4 v2.0與Thunderbolt4更朝最高雙向傳輸頻寬80Gbps邁進,就市場落地來說,現階段40Gbps尚未普及,未來哪些應用可能需要80Gbps?

英濟公司表示,目前與客戶亞帝昇生物科技共同開發之「3D靜脈定位儀」獲得台灣生技醫療領域的第19屆「國家新創獎」。並獲評審認定突破現有技術,並且具備創新性、實用性與臨床應用性。 英濟集團生醫事業協理陳立凱表示,此案英濟從產品企劃、競品分析、專

西門子數位化工業軟體今(14)日宣佈收購獨立於模擬的驗證IP供應商Avery Design Systems,將後者技術添加到西門子企業級驗證平台Xcelerator的產品組合中,藉以擴充其電子設計自動化(EDA)IC驗證產品套裝功能,讓客戶

在國科會專案計畫長期支持下,逢甲大學林昱成副教授團隊運用人工智慧等跨領域技術,成功開發出「全國產化之智慧電子避震系統」,可即時識別出車前道路缺陷,使避震系統能根據不同路況進行動態調控,有效改善車輛的乘載舒適性外,同時兼顧提升車輛的操作穩定性

Granite River Labs(簡稱GRL)日前宣佈,其位於中國東莞的實驗室已獲英特爾(Intel Corporation)批准,可為Windows平台進行Thunderbolt 4測試、認證測試、預測試和調試服務。 現在,GRL東莞

邁向宜居城市,高雄市政府以「打造百年智慧港灣」為目標,與交通部及海洋委員會於24日合力舉辦「2022智慧港灣全球論壇」,中華電信總經理郭水義與會分享該公司運用5G AIoT萬物聯網科技力,成為中央與地方政府以及各行各業推動轉型升級的助力夥伴

「設計錯誤」常被認為是造成 ASIC 和 FPGA 重新設計的主要原因之一。而在這些錯誤當中,有許多類型都可以很容易由「以設計師為中心」的解決方案所捕捉,修正或除錯,進而縮短驗證時間。