新思科技（Synopsys）近日宣佈擴大合作關係，共同開發用於聯電28奈米HLP Poly SiON製程之DesignWare IP。新思科技進一步擴展先前在聯電40及55奈米製程上的成功經驗，計畫將經過驗證之DesignWare嵌入式記憶體（embedded memories）及邏輯庫（logic library）用於聯電28奈米HLP Poly SiON製程技術中。此次合作將讓設計人員得以較低風險同時縮短上市時程的方式生產高速、低功耗的SoC。雙方的長期合作已成功開發出應用於聯電180到28奈米製程的高品質DesignWare IP。
保留傳統Poly SiON閘極堆疊（gate stack）的成本優勢及使用專利製程技術外，聯電的28HLP製程技術可提供其他28奈米HLP Poly SiON產品所不及的高成本效益以及效能和功耗的臻進。強化的28奈米HLP Poly SiON製程提供平順的40奈米遷移路徑（migration path），便於設計的採用且可加速上市時程。
新思科技廣泛的嵌入式記憶體和標準單元庫（cell library）產品內容不但針對速度、功率和面積進行優化，同時也已經矽晶驗證（silicon proven）並用於超過十億的晶片中。DesignWare嵌入式記憶體和邏輯庫包含諸如休眠、睡眠和關機等先進功耗管理功能，以及可協助延展行動應用裝置之電池續航力的功耗最佳化工具（Power Optimization Kit）。此外，新思科技的整合STAR Memory System測試修復解決方案能讓設計人員在降低整體晶片面積的狀況下達成較佳的測試品質及較高的嵌入式記憶體產出。
新思科技IP及系統行銷副總裁John Koeter表示，新思科技與聯電的客戶將受惠於雙方的合作，透過使用經聯電28奈米製程技術測試過的IP，其所設計的SoC產品將更顯出眾。
