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最大限度精減電源設計中輸出電容的數量和尺寸
[作者 Frederik Dostal]   2022年04月21日 星期四 瀏覽人次: [1574]

電源輸出電容一般是100 nF至100 μF的陶瓷電容,它們耗費資金,佔用空間,而且,在遇到交貨瓶頸的時候還會難以供貨。所以,如何能最大限度精減輸出電容的數量和尺寸,這個問題現今不斷反覆被提及。


輸出電容造成的影響

論及此問題,輸出電容的兩種影響非常重要:對輸出電壓漣波的影響,以及在負載瞬變後對輸出電壓的影響。


首先,我們來看一看輸出電容這個名詞。這些電容一般安裝在電源的輸出端。但是,許多電力負載(電力消耗物件),例如FPGA,都需要使用一定數量的輸入電容。圖1顯示的是一種典型的包含負載和FPGA的電源設計。如果在電路板上,電壓產生電路和耗電電路之間的距離非常短,那麼電源輸出電容和負載輸入電容之間的界限就會變得非常模糊。



圖1 : LTC3311切換穩壓器,包含所連接的FPGA對應的輸出電容和輸入電容。
圖1 : LTC3311切換穩壓器,包含所連接的FPGA對應的輸出電容和輸入電容。

通常需要利用某種物理分隔方法來加以區分,而這會導致產生大量寄生電感(Llayout)。


電源輸出端的電容形成決定了降壓型(降壓)開關穩壓器的電壓漣波。此時,經驗法則適用:輸出漣波電壓等於電感漣波電流 X 輸出電容的電阻。


電阻ZCout由電容的大小和數量,以及等效串聯電阻(ESR)和等效串聯電感(ESL)組成。如果電源輸出端只有一個電容。如果是更為複雜的情況(圖1),其中包含多個並聯電容,且因為佈局(Llayout)的原因產生了串聯電感,那麼計算就不會如此簡單。


在這種情況下,非常適合使用LTspice這樣的模擬工具。圖2所示為針對圖1提到的情況快速創建的電路圖。可以將不同值(包括ESR和ESL)設定給單個電容。也可以考慮板佈局(例如Llayout)可能產生的影響。然後,會模擬切換穩壓器輸出端和負載輸入端的電壓漣波。



圖2 : 使用LTspice評估系統電源輸出端的不同電容。
圖2 : 使用LTspice評估系統電源輸出端的不同電容。

輸出電容也會影響負載瞬變後的輸出電壓失調。我們也可以使用LTspice模擬這一個影響。此時,特別需要注意的是,在某些限制範圍內,電源控制迴路的控制速度和輸出電容的電感是相互關聯的。電源控制迴路的速度如果更快,那麼在負載瞬變之後,只需要更少數量的輸出電容即可保持在特定的輸出控制視窗之內。


最後、但同樣重要的一點是,LTC3311-1具有自我調整電壓定位(AVP)。AVP可以利用輸入誤差電壓預算並減少輸出電容器的數量,此外,設計人員還可以透過增加迴路頻寬來實現減少輸出電容的數量。


AVP在低負載條件下稍微增大輸出電壓,在高負載條件下稍微降低輸出電壓。然後,如果發生負載瞬變,則更多動態輸出電壓偏差都發生在允許的輸出電壓範圍內。


建議使用ADI的LTpowerCADR來找出哪些控制迴路可以優化,以及可以減少多少個輸出電容。圖3所示為計算控制速度的螢幕截圖。其中顯示了在負載瞬變後計算得出的電壓過沖。可以透過改變輸出電容、調節切換穩壓器控制迴路的速度來進行優化。


圖3 : 使用LTpowerCAD優化切換穩壓器的控制環路,以及減少輸出電容的數量。
圖3 : 使用LTpowerCAD優化切換穩壓器的控制環路,以及減少輸出電容的數量。

確定正確的參數後,即可減少電源中輸出電容的數量,如此可以節省資金和板的空間,建議大家使用這個開發步驟。


(本文作者Frederik Dostal為ADI現場應用工程師)


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