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创新FDSOI能带调制器件双接地层Z2FET
[作者 H.El Dirani 等人]   2018年02月02日 星期五 浏览人次: [11159]


今天,全耗尽型绝缘层上矽(FDSOI)CMOS技术因超高开关速度、超低功耗(ULP)和适中的成本而引起业界广泛的关注。在这种情况下,物联网(IoT)和射频用超薄体矽BOX层(UTBB)器件预计达数十亿个。这项先进技术有很多特点。超薄器件将会受益於可调??压值、低泄漏电流和优化的寄生电容、迁移率和亚压值斜率(SS)[1-3]。


现在重点介绍能带调制器件(FED [4-6]、Z2-FET [7-10]和Z3-FET [11, 12]),应用广泛,可用於研制ESD [13-16]防护组件、记忆体[5, 17-19]和快速逻辑器件。[4].叁考文献[8]提出的标准Z2-FET具有快速开关、低泄漏电流和可调触发电压。通过比较发现,无前栅的 Z3-FET [ref]的触发电压 Vt1 更高,同时双接地区域使其能够承受高电压。标准 Z2-FET的升级版因市场对更高的Vt1 电压和超低功耗的需求而产生,采用先进的FDSOI技术,在前栅下面增加一个N型接地区域, 称之为 Z2-FET DGP。


本文结构如下。首先介绍Z2-FET DGP的结构和工作原理。然後,测量了DC,揭示新器件的泄漏电流(ILeak)、快速开关和可调触发电压(Vt1)的性能表现。还将该器件与其它器件(Z2-FET和Z3-FET)进行了比较。最後,介绍了该制造技术对元件特性影响。


器件架构和工作原理

Z2-FET DGP的架构与Z2-FET [8]相似,只不过在前栅多了一个N型接地层(GP-N)。元件包括一个超薄矽膜(tSi = 6 nm,图1a)正偏 P-I-N 二极体。该沟道分为两部分。


Ln 部分被一个高K(介电常数)金属栅封闭(CET 3.4 nm [3, 16]),其馀部分未封闭。阳极和阴极充当漏极和源极,分别接受高P+ 和 N+ 掺杂。在这个结构与两个相邻的重掺杂接地区域(GP-P 和GP-N)之间被一层很薄的埋氧层(tBOX = 20 nm)隔开。GP-P区域相当於一个背栅,控制沟道的Lp 部分;而GP-N区域则置於前栅下面,用於增强栅极部分的势垒。只在源极/漏极区域生长矽外延层。我们用这项技术制造了两款产品。第一款产品有一层超薄的矽膜(tSi = 6 nm,图1a),另一款产品的结构比第一款厚(tSi = 12 nm, 图1b)。两款产品的宽度固定(300 μm)。



图1 :  N型Z2-FET DGP结构的示意横截面:(a)薄的tSi(b)厚的tSi。
图1 : N型Z2-FET DGP结构的示意横截面:(a)薄的tSi(b)厚的tSi。

能带调制技术是这两款器件的重要特性。P+阳极施加正偏压,N+ 阴极接地(VA > 0V且VK = 0V)。通过给前栅分别施加正偏压(VGf > 0V)和负偏压GP-P(VGbP < 0V),就可以形成空穴和电子的注入势垒。这种静电控制在沟道(N+PNP+)内引起虚拟掺杂,而Z2-FET DGP处於断态[7]。器件的导通是由前栅和背栅来调节,产生可调节的触发电压Vt1。提高阳极偏压 VA 将会触发注入势垒之间的回??机制。当 VA 达到 Vt1时,注入势垒消失,器件从断态快速切至通态(图3b-c)。


图2所示是泄漏电流(在VA = 1V时提取的电流值)对测量解析度的变化过程。不难发现,当延长实验时间时,ILeak 电流降低。


随後在室温以非常快的测量解析度取得DC结果(电流饱和的原因是实验装置使用1 mA合规电流)。


图2 : Z2FET DGP (Lp = Ln = 200 nm)泄漏电流对测量速度人变化过程,其中VGf = 2V, VGbN = 0V且VGbP = -2V. tSi = 12 nm.
图2 : Z2FET DGP (Lp = Ln = 200 nm)泄漏电流对测量速度人变化过程,其中VGf = 2V, VGbN = 0V且VGbP = -2V. tSi = 12 nm.

器件特性

图3描述了器件的基本特性(快速开关,可调 Vt1, 滞回)。两款器件从低电流切换到高电流,ION/IOFF 比是107(图3a-b)。不过,这款超薄器件的开关速度不是很深(SS = 60 mV/dec, 图3a)。在薄膜内,载流子重组率提高,主要由介面控制,而且有效寿命缩短。这一事实影响了势垒之间的回??,导致非垂直开关,如图3a所示。


将薄膜厚度由6nm提高到12nm,有助於恢复势垒之间的回??。因此,厚器件从断态快速切换到通态,SS = 1 mV/dec,如图3b所示。互补型器件(P型,图3c),前栅置於阴极边上,具有相同的性能。



图3 : 在不同的前栅电压且VGbP=-2V时的实验DC IA-VA 特性。Z2-FET DGP(Ln = Lp = 200 nm)with (a)tSi = 6 nm (non-vertical switch)(b)tSi =12 nm(sharp switch)and(c)IA-VK curves for Z2-FET DGP type P with tSi = 12 nm.1 mA合规电流。
图3 : 在不同的前栅电压且VGbP=-2V时的实验DC IA-VA 特性。Z2-FET DGP(Ln = Lp = 200 nm)with (a)tSi = 6 nm (non-vertical switch)(b)tSi =12 nm(sharp switch)and(c)IA-VK curves for Z2-FET DGP type P with tSi = 12 nm.1 mA合规电流。

IA-VG 转移特性

通过背扫电压 VGf,可以取得相似的垂直斜率特性,如图4所示。随着 VA 升高,需要更高的VGf 来关断器件。不过,当VA = 1.1 V(VGbN = 0V, 图4a)时,器件在整个VGf电压范围内保持通态, 因为势垒已经消失。虽然VGf > 0,但是注入体矽的空穴数量十分重要,可压低阳极边上的空穴注入势垒。通过比较发现,提高VGbN 到1 V,可增强栅极下面势垒,因此,在更高的阳极电压VA时,器件被阻挡,如图4b所示。



图4 : Z2-FET DGP器件IA-VGf转移特性,其中VGbP = -1 V,不同的阳极偏压VA ;(a) VGbN = 0 V;(b) VGbN = 1 V. Ln = Lp = 138 nm, 1 mA合规电流。
图4 : Z2-FET DGP器件IA-VGf转移特性,其中VGbP = -1 V,不同的阳极偏压VA ;(a) VGbN = 0 V;(b) VGbN = 1 V. Ln = Lp = 138 nm, 1 mA合规电流。

触发电压

图5所示是触发电压(在 IA = 10-6 A提取的电压值)对测量解析度的变化过程。当 VGf 升高时,空穴势垒变得更强,因此,导通器件需要更高的Vt1,这对前栅偏压非常敏感(?Vt1/?VGf = 950 mV/V)。


在超薄Z2-FET DGP(方形符号)内,触发电压高於厚器件(圆形符号),因为非垂直开关。不过,将GP-N与前栅连接起来可以强化栅极部分的势垒。因此,消除势垒需要更高的VA 电压,这就是触发电压Vt1 升高(封闭符号)的原因。



图5 : 触发电压Vt1 对前栅偏压的变化过程,VGbP = -2 V,tSi = 12 nm (圆圈符号),tSi = 6 nm (方形符号)。Ln = Lp = 200 nm.
图5 : 触发电压Vt1 对前栅偏压的变化过程,VGbP = -2 V,tSi = 12 nm (圆圈符号),tSi = 6 nm (方形符号)。Ln = Lp = 200 nm.

栅控滞回

图 6所示在低阳极电压(VA < 1 V)时,器件是关断状态,当VA 达到触发电压Vt1时,迅速导通。蓝线代表在前向扫描时Z2-FET DGP的输出IA-VA 特性。当 VA 回扫(红线)时,器件保持导通直到关中断点为止,导致不同的滞回,具体取决於VGf。沟道 Ln 部分的势垒随着 VGf 提高而改进,因此触发电压提高,导致更大的滞回。



图6 : IA-VA曲线显示在各种VGf时的快速开关和栅控滞回,VGbP = -2V且VGbN = 0 V.Ln = Lp = 138 nm,tSi = 12 nm,1 mA合规电流。
图6 : IA-VA曲线显示在各种VGf时的快速开关和栅控滞回,VGbP = -2V且VGbN = 0 V.Ln = Lp = 138 nm,tSi = 12 nm,1 mA合规电流。

Z-FET系列产品

在前栅下面设计GP-N层的优势是强化该区域的势垒,因此提高Vt1电压。图7a描述了Z2-FET DGP的IA-VA 曲线,这里同时用前栅电压偏置GP-N(VGf = VGbN)。Ln 势垒强度提高,导致 Vt1 升高(比图3b升高0.5V)。


与其它的Z-FET系列相比,Z2-FET DGP拥有更高的 Vt1电压,如图7b所示。事实上,用 与VGf电压值相同的电压偏置GP-N,致使触发电压Vt1 > 应用电压(例如,当VGf = VGbN = 3 V时,Vt1 = 3.5 V)。因为这个特性,推荐Z2-FET DGP充当静电放电保护方法的替代产品。


图7 : (a)电流对漏电压测量值,对於不同的与GP-N(VGf = VGbN)相关的前栅电压,在VGbP = -2 V时,(b)触发电压 Vt1 的变化,with VGf 当 Z2-FET & Z2-FET DGP时, with VGbN 当Z3-FET时。Ln = Lp = 200 nm, tSi = 12 nm.
图7 : (a)电流对漏电压测量值,对於不同的与GP-N(VGf = VGbN)相关的前栅电压,在VGbP = -2 V时,(b)触发电压 Vt1 的变化,with VGf 当 Z2-FET & Z2-FET DGP时, with VGbN 当Z3-FET时。Ln = Lp = 200 nm, tSi = 12 nm.

制程影响

虽然前栅与背栅之间无自动校准,取得一个很好的裸片到裸片 Vt1 vs. VGf 复制,如图8所示。注意到,对於每个VGf 偏压,整个集合的Vt1 离散(表1的标准差) < 25 mV,表明器件特性不受GP-N位置变化的影响。



图8 : 使用不同的前栅偏压的触发电压Vt1 的变化过程,10个 Z2-FET DGP样片。Ln = Lp = 200 nm, tSi = 12 nm.
图8 : 使用不同的前栅偏压的触发电压Vt1 的变化过程,10个 Z2-FET DGP样片。Ln = Lp = 200 nm, tSi = 12 nm.
表1 统计分析

VGF V

0

0.5

1

1.5

2

VT1 V)平均值

0.77

1.16

1.62

2.07

2.5

Σ

0.009

0.023

0.023

0.026

0.023


结论

本文论述的Z2-FET DGP首次采用最先进的FDSOI制造技术。DC实验结果很有说服力。薄膜厚度对於能否正常工作十分重要。本文讨论了性能相同的互补型器件。同时还讨论了制程的影响。Z2-FET DGP可用作逻辑开关,因为具有滞回,可用於研发1T-DRAM记忆体。最後,在GP-P旁边增加一个GP-N层,可提升器件的功能性,使Z2-FET DGP的触发电压Vt1高於标准Z2-FET。这使Z2-FET DGP可以替代采用先进FDSOI技术的ESD保护器件。


(H.El Dirani1,2,P.Fonteneau1,Y.Solaro2,P.Ferrari2,S.Cristoloveanu2


1 STMicroelectronics,Crolles,France2 Univ.Grenoble Alpes, CNRS, IMEP-LAHC, F-38000 Grenoble, France)


中标:叁考文献


[1] N. Planes, O. Weber, et al. , “28nm FDSOI technology platform for high-speed low-voltage digital applications,” Dig. Tech. Pap. - Symp. VLSI Technol., vol. 33, no. 4, pp. 133-134, 2012.


[2] O. Faynot, F. Andrieu, O. Weber, et al. , “Planar fully depleted SOI technology: A powerful architecture for the 20nm node and beyond,” Tech. Dig. - Int. Electron Devices Meet. IEDM, pp. 50-53, 2010.


[3] O. Weber, E. Josse, F. Andrieu, et al., “14nm FDSOI Technology for High Speed and Energy Efficient Applications,” VLSI, pp. 14-15, 2014.


[4] F. Raissi, “A brief analysis of the field effect diode and breakdown transistor,” IEEE Trans. Electron Devices, vol. 43, no. 2, pp. 362-365, 1996.


[5] Y. Yang, A. Gangopadhyay, Q. Li, and D. E. Ioannou, “Scaling of the SOI Field Effect Diode (FED) for memory application,” 2009 Int. Semicond. Device Res. Symp. ISDRS ’09, pp. 9-10, 2009.


[6] N. Manavizadeh, et al., “Performance assessment of nanoscale field-effect diodes,” IEEE Trans. Electron Devices, vol. 58, no. 8, pp. 2378-2384, 2011.


[7] J. Wan, S. Cristoloveanu, C. Le Royer, and a. Zaslavsky, “A feedback silicon-on-insulator steep switching device with gate-controlled carrier injection,” Solid. State. Electron., vol. 76, pp. 109-111, 2012.


[8] H. El Dirani, Y. Solaro, P. Fonteneau, P. Ferrari, and S. Cristoloveanu, “Sharp-Switching Z2-FET Device in 14 nm FDSOI Technology,” ESSDERC Conf. , pp. 250-253, 2015.


[9] H. El Dirani, Y. Solaro, P. Fonteneau, et al., “A Band-Modulation Device in Advanced FDSOI Technology?: Sharp Switching Characteristics,” Solid. State. Electron, accepted, 2016.


[10] Y. Solaro, J. Wan, et al., “Z2-FET: A promising FDSOI device for ESD protection,” Solid. State. Electron., vol. 97, pp. 23-29, 2014.


[11] H. El Dirani, Y. Solaro, P. Fonteneau, et al., “A Sharp-Switching Gateless Device (Z3-FET ) in Advanced FDSOI Technology,” EUROSOI-ULIS Conf., pp 131-134, 2016.


[12] Y. Solaro, P. Fonteneau, et al., “Solid-State Electronics A sharp-switching device with free surface and buried gates based on band modulation and feedback mechanisms,” Solid State Electron., vol. 116, pp. 8-11, 2016.


[13] Y. Solaro, P. Fonteneau, et al., “Innovative ESD protections for UTBB FD-SOI technology,” Tech. Dig. - Int. Electron Devices Meet. IEDM, pp. 180-183, 2013.


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[16] Y. Yang, A. A. Salman, D. E. Ioannou, and S. G. Beebe, “Design and optimization of the SOI field effect diode (FED) for ESD protection,” Solid. State. Electron., vol. 52, no. 10, pp. 1482-1485, 2008.


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[18] J. Wan, C. Le Royer, A. Zaslavsky, S. Cristoloveanu, and C. Le Royer, “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Lett. IEEE, vol. 33, no. 2, pp. 179-181, 2012.


[19] J. Wan, C. Le Royer, A. Zaslavsky, and S. Cristoloveanu, “Progress in Z2-FET 1T-DRAM: Retention time, writing modes, selective array operation, and dual bit storage,” Solid. State. Electron., vol. 84, pp. 147-154, 2013.


[20] C. Suarez-segovia, C. Leroux, et al., “Effective work function engineering by sacrificial lanthanum diffusion on HfON - based 14 nm NFET devices,” ESSDERC Conf., pp. 246-249, 2015.


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