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创新FDSOI能带调制元件双接地层Z2FET
[作者 H.El Dirani 等人]   2018年02月02日 星期五 浏览人次: [57393]


今天,全耗尽型绝缘层上矽(FDSOI)CMOS技术因超高开关速度、超低功耗(ULP)和适中的成本而引起业界广泛的关注。在这种情况下,物联网(IoT)和射频用超薄体矽BOX层(UTBB)元件预计达数十亿个。这项先进技术有很多特点。超薄元件将会受益于可调阈压值、低泄漏电流和优化的寄生电容、迁移率和亚压值斜率(SS)[1-3]。


现在重点介绍能带调制元件(FED [4–6]、Z2-FET [7–10]和Z3-FET [11, 12]),应用广泛,可用于研制ESD [13–16]防护组件、记忆体[5, 17–19]和快速逻辑元件。 [4].参考文献[8]提出的标准Z2-FET具有快速开关、低泄漏电流和可调触发电压。通过比较发现,无前栅的 Z3-FET [ref]的触发电压 Vt1 更高,同时双接地区域使其能够承受高电压。标准 Z2-FET的升级版因市场对更高的Vt1 电压和超低功耗的需求而产生,采用先进的FDSOI技术,在前栅下面增加一个N型接地区域, 称之为 Z2-FET DGP。


本文结构如下。首先介绍Z2-FET DGP的结构和工作原理。然后,测量了DC,揭示新元件的泄漏电流(ILeak)、快速开关和可调触发电压(Vt1)的性能表现。还将该元件与其它元件(Z2-FET和Z3-FET)进行了比较。最后,介绍了该制造技术对元件特性影响。


元件架构和工作原理

Z2-FET DGP的架构与Z2-FET [8]相似,只不过在前栅多了一个N型接地层(GP-N)。元件包括一个超薄矽膜(tSi = 6 nm,图1a)正偏 P-I-N 二极体。该沟道分为两部分。


Ln 部分被一个高K(介电常数)金属栅封闭(CET 3.4 nm [3, 16]),其余部分未封闭。阳极和阴极充当漏极和源极,分别接受高P+ 和 N+ 掺杂。在这个结构与两个相邻的重掺杂接地区域(GP-P 和GP-N)之间被一层很薄的埋氧层(tBOX = 20 nm)隔开。 GP-P区域相当于一个背栅,控制沟道的Lp 部分;而GP-N区域则置于前栅下面,用于增强栅极部分的势垒。只在源极/漏极区域生长矽外延层。我们用这项技术制造了两款产品。第一款产品有一层超薄的矽膜(tSi = 6 nm,图1a),另一款产品的结构比第一款厚(tSi = 12 nm, 图1b)。两款产品的宽度固定(300 μm)。



图1 :  N型Z2-FET DGP结构的示意横截面:(a)薄的tSi(b)厚的tSi。
图1 : N型Z2-FET DGP结构的示意横截面:(a)薄的tSi(b)厚的tSi。

能带调制技术是这两款元件的重要特性。 P+阳极施加正偏压,N+ 阴极接地(VA 0V且VK = 0V)。通过给前栅分别施加正偏压(VGf 0V)和负偏压GP-P(VGbP


图2所示是泄漏电流(在VA = 1V时提取的电流值)对测量解析度的变化过程。不难发现,当延长实验时间时,ILeak 电流降低。


随后在室温以非常快的测量解析度取得DC结果(电流饱和的原因是实验装置使用1 mA合规电流)。


图2 : Z2FET DGP (Lp = Ln = 200 nm)泄漏电流对测量速度人变化过程,其中VGf = 2V, VGbN = 0V且VGbP = -2V. tSi = 12 nm.
图2 : Z2FET DGP (Lp = Ln = 200 nm)泄漏电流对测量速度人变化过程,其中VGf = 2V, VGbN = 0V且VGbP = -2V. tSi = 12 nm.

元件特性

图3描述了元件的基本特性(快速开关,可调 Vt1, 滞回)。两款元件从低电流切换到高电流,ION/IOFF 比是107(图3a-b)。不过,这款超薄元件的开关速度不是很深(SS = 60 mV/dec, 图3a)。在薄膜内,载流子重组率提高,主要由介面控制,而且有效寿命缩短。这一事实影响了势垒之间的回馈,导致非垂直开关,如图3a所示。


将薄膜厚度由6nm提高到12nm,有助于恢复势垒之间的回馈。因此,厚元件从断态快速切换到通态,SS = 1 mV/dec,如图3b所示。互补型元件(P型,图3c),前栅置于阴极边上,具有相同的性能。



图3 : 在不同的前栅电压且VGbP=-2V时的实验DC IA-VA 特性。Z2-FET DGP(Ln = Lp = 200 nm)with (a)tSi = 6 nm (non-vertical switch)(b)tSi =12 nm(sharp switch)and(c)IA-VK curves for Z2-FET DGP type P with tSi = 12 nm.1 mA合规电流。
图3 : 在不同的前栅电压且VGbP=-2V时的实验DC IA-VA 特性。Z2-FET DGP(Ln = Lp = 200 nm)with (a)tSi = 6 nm (non-vertical switch)(b)tSi =12 nm(sharp switch)and(c)IA-VK curves for Z2-FET DGP type P with tSi = 12 nm.1 mA合规电流。

IA-VG 转移特性

通过背扫电压 VGf,可以取得相似的垂直斜率特性,如图4所示。随着 VA 升高,需要更高的VGf 来关断元件。不过,当VA = 1.1 V(VGbN = 0V, 图4a)时,元件在整个VGf电压范围内保持通态, 因为势垒已经消失。虽然VGf 0,但是注入体矽的空穴数量十分重要,可压低阳极边上的空穴注入势垒。通过比较发现,提高VGbN 到1 V,可增强栅极下面势垒,因此,在更高的阳极电压VA时,元件被阻挡,如图4b所示。



图4 : Z2-FET DGP器件IA-VGf转移特性,其中VGbP = -1 V,不同的阳极偏压VA ;(a) VGbN = 0 V;(b) VGbN = 1 V. Ln = Lp = 138 nm, 1 mA合规电流。
图4 : Z2-FET DGP器件IA-VGf转移特性,其中VGbP = -1 V,不同的阳极偏压VA ;(a) VGbN = 0 V;(b) VGbN = 1 V. Ln = Lp = 138 nm, 1 mA合规电流。

触发电压

图5所示是触发电压(在 IA = 10-6 A提取的电压值)对测量解析度的变化过程。当 VGf 升高时,空穴势垒变得更强,因此,导通元件需要更高的Vt1,这对前栅偏压非常敏感(?Vt1/?VGf = 950 mV/V)。


在超薄Z2-FET DGP(方形符号)内,触发电压高于厚元件(圆形符号),因为非垂直开关。不过,将GP-N与前栅连接起来可以强化栅极部分的势垒。因此,消除势垒需要更高的VA 电压,这就是触发电压Vt1 升高(封闭符号)的原因。



图5 : 触发电压Vt1 对前栅偏压的变化过程,VGbP = -2 V,tSi = 12 nm (圆圈符号),tSi = 6 nm (方形符号)。Ln = Lp = 200 nm.
图5 : 触发电压Vt1 对前栅偏压的变化过程,VGbP = -2 V,tSi = 12 nm (圆圈符号),tSi = 6 nm (方形符号)。Ln = Lp = 200 nm.

栅控滞回

图 6所示在低阳极电压(VA



图6 : IA-VA曲线显示在各种VGf时的快速开关和栅控滞回,VGbP = -2V且VGbN = 0 V.Ln = Lp = 138 nm,tSi = 12 nm,1 mA合规电流。
图6 : IA-VA曲线显示在各种VGf时的快速开关和栅控滞回,VGbP = -2V且VGbN = 0 V.Ln = Lp = 138 nm,tSi = 12 nm,1 mA合规电流。

Z-FET系列产品

在前栅下面设计GP-N层的优势是强化该区域的势垒,因此提高Vt1电压。图7a描述了Z2-FET DGP的IA-VA 曲线,这里同时用前栅电压偏置GP-N(VGf = VGbN)。 Ln 势垒强度提高,导致 Vt1 升高(比图3b升高0.5V)。


与其它的Z-FET系列相比,Z2-FET DGP拥有更高的 Vt1电压,如图7b所示。事实上,用 与VGf电压值相同的电压偏置GP-N,致使触发电压Vt1 应用电压(例如,当VGf = VGbN = 3 V时,Vt1 = 3.5 V)。因为这个特性,推荐Z2-FET DGP充当静电放电保护方法的替代产品。


图7 : (a)电流对漏电压测量值,对于不同的与GP-N(VGf = VGbN)相关的前栅电压,在VGbP = -2 V时,(b)触发电压 Vt1 的变化,with VGf 当 Z2-FET & Z2-FET DGP时, with VGbN 当Z3-FET时。 Ln = Lp = 200 nm, tSi = 12 nm.
图7 : (a)电流对漏电压测量值,对于不同的与GP-N(VGf = VGbN)相关的前栅电压,在VGbP = -2 V时,(b)触发电压 Vt1 的变化,with VGf 当 Z2-FET & Z2-FET DGP时, with VGbN 当Z3-FET时。 Ln = Lp = 200 nm, tSi = 12 nm.

制程影响

虽然前栅与背栅之间无自动校准,取得一个很好的裸片到裸片 Vt1 vs. VGf 复制,如图8所示。注意到,对于每个VGf 偏压,整个集合的Vt1 离散(表1的标准差)



图8 : 使用不同的前栅偏压的触发电压Vt1 的变化过程,10个 Z2-FET DGP样片。 Ln = Lp = 200 nm, tSi = 12 nm.
图8 : 使用不同的前栅偏压的触发电压Vt1 的变化过程,10个 Z2-FET DGP样片。 Ln = Lp = 200 nm, tSi = 12 nm.
表1 统计分析

VGF V

0

0.5

1

1.5

2

VT1 V)平均值

0.77

1.16

1.62

2.07

2.5

σ.

0.009

0.023

0.023

0.026

0.023


结论

本文论述的Z2-FET DGP首次采用最先进的FDSOI制造技术。 DC实验结果很有说服力。薄膜厚度对于能否正常工作十分重要。本文讨论了性能相同的互补型元件。同时还讨论了制程的影响。 Z2-FET DGP可用作逻辑开关,因为具有滞回,可用于研发1T-DRAM记忆体。最后,在GP-P旁边增加一个GP-N层,可提升元件的功能性,使Z2-FET DGP的触发电压Vt1高于标准Z2-FET。这使Z2-FET DGP可以替代采用先进FDSOI技术的ESD保护元件。


(本文作者H.El Dirani(1,2)、P.Fonteneau1,Y.Solaro(2)、P.Ferrari(2)、S.Cristoloveanu(2)于(1)意法半导体,Crolles,France及(2)Univ.Grenoble Alpes, CNRS, IMEP-LAHC, F-38000 Grenoble, France)


参考文献

[1] N. Planes,O. Weber,等。


[2] o. faynot,f. andrieu,O. weber等。


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[4] F. Raissi,“浅析场效二极管和击穿晶体管”IEEE Trans。


[5] Y. Yang,A.甘普迪亚,Q.LI和D.E.Ioannou,“SOI场效应二极管(FED)的缩放为存储器应用,”2009 int。


[6] N. Manavizadeh等,等,“纳米级场效应二极管的性能评估”,IEEE Trans。


[7] J. WAN,S. Cristoloveanu,C. Le Royer和A.


[8] H. El Dirani,Y.Solaro,P. Fonteneau,P. Ferrari和S. Cristoloveanu,“14 nm FDSoi技术的尖锐切换Z2-FET器件”,Essderc Conf。


[9] H. El Dirani,Y.Solaro,P. Fonteneau等,“先进的FDSOI技术中的带调制装置?:尖锐的开关特性,”坚实。


[10] Y. Solaro,J.Wan等,“Z2-FET:一个有前途的FDSOI设备,用于ESD保护”。


[11] H. El Dirani,Y.Solaro,P. Fonteneau,等,“A型先进的FDSOI技术,”Quall-Switing Gatules(Z3-FET),“Eurosoi-Ulis Conf”,PP 131-134,2016


[12] Y. Solaro,P. Fonteneau等人,“固态电子产品是基于带调制和反馈机制的自由表面和埋地闸的尖锐开关装置,”固态电子。,Vol。


[13] y.Solaro,P. Fonteneau等,“UTBB FD-SOI技术的创新ESD保护”技术。


[14]曹,A. a。


[15] Dray,N. Guitard,P. Fonteneau等,“ESD设计挑战28nm混合FDSOI /散装高级CMOS工艺”电气。


[16] Y. Yang,A.A.A. Salman,D.E.Ioannou和S. G.Beebe,“SOI场效应二极管(FED)的设计和优化进行ESD保护”Solid。


[17] A. Z.Badwan,S.会员,Z.Chbili,S.会员,Y. Yang,A. A. Salman,Q.In和D. E.Ioannou,“SOI效应二极管DRAM Cell?:设计和操作,”Vol。


[18] J. WAN,C. Le Royer,A. Zaslavsky,S. Cristoloveanu和C. Le Royer,“使用现场效果控制的电荷再生的紧凑型电容器 - 更低的高速DRAM”,“电子器件Lett”。


[19] J. WAN,C. Le Royer,A.Zaslavsky和S. Cristoloveanu,“Z2-FET 1T-DRAM的进展:保留时间,写作模式,选择性阵列操作和双位存储”,“实心。


[20] C. Suarez-Segovia,C.LEROUX等,“基于HFON的14nm NFET器件上的牺牲镧的有效工作函数工程,”Essderc Conf。,pp.246-249,2015。


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